半导体笔记

0. 推荐书目

1.《半导体物理与器件》--- 施敏
2.《固体物理》 --- 黄昆
3.《CMOS模拟电路设计》--- 拉扎维
4. RF 射频电路设计
5. logic 电路设计 --- 有 SRAM 即可
6. 《Inside NAND Flash Memory》
7. 信息论
8. 自动控制原理 --- 会一种
9. 半导体可靠性评估
10. Fundamental Digital Test

• Asad Abidi 发表的论文

1. 半导体物理的一些理解

1.1 PN Junction

理想二极管方程：$J=J_s[\exp \left(\frac{e{V}_a}{kT}\right)-1]$
齐纳击穿（Zener Breakdown） → 可恢复 → 隧穿 → BTBT
雪崩击穿（Avalanche Breakdown） → 不可恢复 → 碰撞

1.2 MOSFET

MOSFET 可以看作是一个漏电的可变电容，时间短为可变电容，时间长则漏电。

MOSFET 是一个电压控制型电流源，电压激发的器件其电流为指数型曲线。
（需公式理解）N管不传高压，有Vt损失，P管可传高压，没有Vt损失。
（B比较小，容易扩散，传高压发热使结变大，有 Rel Concern）。

Treshold Voltage:

$$\begin{array}{rl}{V}_{\mathrm{TH}}& ={\mathrm{\Phi }}_{\mathrm{MS}}+2{\mathrm{\Phi }}_{\mathrm{F}}+\frac{Q_{\mathrm{dep}}}{C_{\mathrm{ox}}}\\ \mathrm{其}\mathrm{中}，{\mathrm{\Phi }}_F& =(kT/q)\ln \left(N_{sub}/n_i\right)\\ Q_{dep}& =\sqrt{4q{\epsilon }_{si}\mid {\mathrm{\Phi }}_F\mid N_{sub}}\end{array}$$

$V_{\mathrm{TH}}$ 随衬底掺杂浓度升高而升高，温度 $T$ 会影响 ${\mathrm{\Phi }}_{\mathrm{F}}$ 而且影响 $n_i$，通常随温度升高而降低。

非饱和区电流公式： （三极管区，线性区）

$$I_D=\frac{1}{2}{\mu }_n{C}_{\mathrm{ox}}\frac{W}{L}[2(V_{GS}-V_T)V_{DS}-V_{DS}^2]$$

$k_n^{\prime }={\mu }_n{C}_{ox}$ 称为 n 沟道 MOSFET 的器件跨导参数, 单位为 $\mathrm{A}/{\mathrm{V}}^2$;
$K_n=\left(W{\mu }_n{C}_{\mathrm{ox}}\right)/2L=\left(k_n^{\prime }/2\right)\cdot (W/L)$ 称为 n 沟道 MOSFET 的器件跨导系数, 单位也为 $\mathrm{A}/{\mathrm{V}}^2$。

当 $V_{\mathrm{DS}}$ 很小时，可以忽略不记，此时变为线性曲线。

饱和区电流公式： 饱和 MOS 可视作电流源。

$$I_D=\frac{1}{2}{\mu }_n{C}_{\mathrm{ox}}\frac{W}{L^{\prime }}{(V_{GS}-V_T)}^2$$

式中的 $L^{\prime }$ 为考虑 pinch off 之后的沟道长度，即 $L^{\prime }<L$，但对于长沟道器件来说可以忽略不计。

MOS 的 Overdrive Voltage：

$$V_{\mathrm{O}\mathrm{D}}=V_{\mathrm{G}\mathrm{S}}-V_{\mathrm{T}\mathrm{H}}=\sqrt{\frac{2I_{\mathrm{D}}}{{\mu }_{\mathrm{n}}{C}_{\mathrm{o}\mathrm{x}}(W/L)}}$$

上述公式也被称为设计公式，即知道电流和管子的尺寸，就可以反推电压。

1.3 MOSFET 的十个寄生效应

DANGER

之后补充以下所有效应的具体公式

1.3.1 Long Channel

Body Effect, Pinch Off, Saturation

1.3.2 Avoid

Short Channel Effect, DIBL, PuchThrough

1.3.3 Parasite Effect

Tunneling, BTBT, GIDL, HCI
(BTBT, GIDL: 从 Id-Vg Curve 能看出来，从 Is-Vg Curve 看不出来)

1.3.4 Other Effect

REF: https://www.bilibili.com/video/BV18spre7E7u/

1.4 Note

高低频电路分界线：$>\frac{1}{10\mathrm{ns}}$

DANGER

弛豫现象：待补充

2 Analog Circuit

2.1 小信号模型

2.2 ESD

2.2.1 Type I : Control and I/O Pin

Openshort test，通电流，应看到 0.7V。 所以 CE Pin 在图中位置，芯片大部分时间是不工作的，通高压让电路关闭。

DANGER

然后介绍了这个电路和 Snapback。

2.2.2 Type II: Power Pin

 

当 VDD 有脉冲 15V 时，红圈处约 12V，对于下一个非门，效果就更好。在足够短的时间内将脉冲电压导走，也就是开启最后那个管子，三级保证了时间短。
Powershort 测试 force 电流测电压，看到 0.7V 压降。 SPEC：0.2V ~ 2V。Powershort 的电压可以很低，保证没有管子打开，避免 Floating （例如 VCC 处为 0.2V）带来的瞬态电流过大，而这并不是 short。

2.2.3 Type III: HV Pin

ESD 电路需要抗各种频率，对于低频脉冲，当然希望降低 C，但是此情况下高频无法预防，所以 HV PIN 的 ESD 电路设计很难。

2.3 工作点 - 反相器

考虑上面这个电路的 $V_{in}$ - $V_{out}$ 曲线应如下：

$$V_{out}=\{\begin{array}{lcl}{V}_{DD}& & 0<V_{in}<V_T\\ V_{DD}-IR(I=\frac{W\mu C_{\mathrm{ox}}}{2L}{(V_{in}-V_T)}^2)& & V_T<V_{in}<V_1\\ \text{基尔霍夫定律推导}& & V_{in}>V_1\end{array}$$

对上述电路而言：

$$\begin{array}{rl}{V}_{in}& =V_{bias}+A\cos \omega t\\ V_{out}& =f(V_{bias})+A^{\prime }\cos \omega t\\ \mathrm{\Delta }{V}_{out}& =f^{\prime }(V_{in})\cdot \mathrm{\Delta }{V}_{in}\\ \frac{\mathrm{\Delta }{V}_{out}}{\mathrm{\Delta }{V}_{in}}& =A\left(\text{放大系数}\right)=|f^{\prime }(V_{in})|\end{array}$$

Analog 经常犯的问题：

1. 选错工作点
2. 非振荡电路发生震荡
3. 振荡电路不震荡

2.4 Amplifier

2.4.1 两种放大器

实际中很难应用差分放大器，因为取反信号很难得到。
差分放大器干掉同向毛刺，滤波器干掉最原始的的单信号的毛刺。

2.4.2 运算放大器

$$\begin{array}{rl}& V_{N1}\uparrow \to I_{N1}\uparrow \to V_1\downarrow \to I_{P2}\uparrow (V_{G\mathrm{\_}P2}\uparrow )\to V_{OUT}\uparrow \\ \mathrm{此}\mathrm{时}，& V_{N2}\uparrow \to I_{N2}\uparrow \to V_{OUT}\downarrow \\ \mathrm{最}\mathrm{终}，& V_{OUT}\cancel{\mathrm{\Delta }}\end{array}$$

虚短：$V_{IN}^{+}\approx V_{IN}^{-},\mathrm{\Delta }V\approx 0$
虚断：$I_{IN}^{+}\approx I_{IN}^{-}\approx 0,A\mathrm{无}\mathrm{穷}\mathrm{大}(>100)$

2.4.3 LDO

不带负载：

$$\begin{array}{rl}{I}_{R_1}& =\frac{V_{ref}}{R_1}\\ V_{R_2}& =I_{R_1}{R}_2=\frac{R_2}{R_1}{V}_{ref}\\ V_{out}& =V_{ref}+\frac{R_2}{R_1}{V}_{ref}=\frac{R_1+R_2}{R_1}{V}_{ref}\end{array}$$

带负载：

如何带负载，会让 $V_{IN}^{+}$ 下降（因为负载线路分流），由于 $V_{IN}^{+}$ 和 $V_{OUT}^{-}$ 反向，所以 N 管更开，增大电流以补足，使 P 处电压回归原位。
N 管 or P 管：如果用 N 管，$V_{OUT}<V_{IN}-V_T$，似乎有损失；如果用 P 管，$V_{CC}$ 的抖动会传递到 $V_{OUT}$ 上，也就是要防止电源纹波。
TRIM:

$$\begin{array}{rl}& \text{Trim}{V}_{DD1}\to 1.2\text{V}\\ & \text{Trim}{V}_{DD2}\to 2.4\sim 2.5\text{V}(3.3\text{V}-V_T)\\ & V_{OUT}={\displaystyle \frac{1.2}{R_1}}(R_1+R_2)\stackrel{R_2=2R_1}{=}3.6\text{V}\end{array}$$

LDO 能耗高，轻电源不太能用，精准。
DCDC 不耗能，只有电感电容。（新能源汽车动能回收？）

DANGER

1. 需继续了解 LDO 和 DCDC
2. 运算放大器正负符号确定

2.5 Voltage Reference

2.5.1 Current Mirror

电源很难做到和 V，T 完全无关，那么：

1. 威尔逊电流源 → 与 V 无关
2. Bandgap → 与 T 无关

2.5.2 Wilson Current Mirror

$V_1$ 可以不等于 $V_2$：$V_1<V_2$， 四管饱和，此时：

$${\displaystyle \frac{1}{2}}{\mu }_N{C}_{OX}{\displaystyle \frac{W_N}{L_N}}{(V_1-V_{T(N)})}^2={\displaystyle \frac{1}{2}}{\mu }_P{C}_{OX}{\displaystyle \frac{W_P}{L_P}}{(V_2-V_{DD}-V_{T(P)})}^2$$

DANGER

$V_1<V_2$，未探讨，待补充。

$$\begin{array}{rl}{I}_1& =I_2\\ V_{GS1}& =V_{G2}\\ I_1& ={\displaystyle \frac{1}{2}}\mu C_{OX}{\displaystyle \frac{W}{L}}{(V_{GS1}-V_T)}^2\\ I_2& ={\displaystyle \frac{1}{2}}\mu C_{OX}{\displaystyle \frac{NW}{L}}{(V_{G2}-I_2{R}_2-V_T)}^2\\ & （\mathrm{红}\mathrm{色}N\mathrm{表}\mathrm{示}\mathrm{可}\mathrm{并}\mathrm{联}\mathrm{多}\mathrm{组}\text{NMOS}）\\ \mathrm{令}{\displaystyle \frac{1}{2}}\mu C_{OX}{\displaystyle \frac{W}{L}}=A^2,\mathrm{则}：\\ I& =A^2(V_g-V_t{)}^2\\ V_g& =V_t+{\displaystyle \frac{\sqrt{I}}{A}}\\ V_g& =V_t+IR+{\displaystyle \frac{\sqrt{I}}{A\sqrt{N}}}\\ \mathrm{忽}\mathrm{略}\mathrm{体}\mathrm{效}\mathrm{应}，\mathrm{可}\mathrm{以}\mathrm{消}\mathrm{掉}{V}_t:\\ {\displaystyle \frac{\sqrt{I}}{A}}& =IR+{\displaystyle \frac{\sqrt{I}}{A\sqrt{N}}}\end{array}$$

当电流镜工作时：

$$\begin{array}{rl}& \mathrm{\Delta }V\uparrow :\\ & 1.I_{P1}\uparrow \to V_{GS}\uparrow \to I_{N2}\uparrow \\ & 2.I_{P2}\uparrow \to IR\uparrow \to V_{GS}\downarrow \to I_{N2}\downarrow \\ & \mathrm{总}\mathrm{体}\mathrm{上}，I\mathrm{不}\mathrm{变}\end{array}$$

2.5.3 Bandgap

对于上图电路：

$$\begin{array}{rl}I& =I_s(e^{\frac{qV}{kT}}-1)=I_s{e}^{\frac{qV}{kT}}\stackrel{\mathrm{令}{V}_T=\frac{VT}{q}}{=}{I}_s{e}^{\frac{V}{V_T}}\\ V& =V_T\ln \frac{I}{I_s}\\ V_T& =V_1\ln \frac{I}{I_s}\\ V_2& =V_T{\displaystyle \frac{I}{m{I}_s}}\\ V_R& =V_1-V_2=V_T\ln {\displaystyle \frac{1}{m}}=-V_T\ln m\\ I_R& ={\displaystyle \frac{V_T\ln m}{R_1}}\\ V_{R2}& ={\displaystyle \frac{V_T\ln m}{R_1}}\cdot R_2={\displaystyle \frac{kT}{q}}\ln m{\displaystyle \frac{R_2}{R_1}}\end{array}$$

DANGER

这里的推导不太能看懂，m是分流系数？

此时，$V_{R2}$ 只跟温度有关且十分线性，可以做温度传感器。

使 ${\displaystyle \frac{\partial V_{R2}}{\partial T}}+{\displaystyle \frac{\partial V_{VE}}{\partial T}}=0$，即 $-{\displaystyle \frac{R_2}{R_1}}\ln m{\displaystyle \frac{k}{q}}+{\displaystyle \frac{\partial V_{VE}}{\partial T}}=0$，则存在二阶效应，因此有第二代 Bandgap 如下图。

DANGER

补充 $I_{BE}$ 和 $I_{PTAT}$ 的内容。

2.6 Clock

DANGER

开始介绍了环形振荡器。（待补充）

常见晶振频率：26MHz, 32MHz。

总体的效果是，芯片内部的 Clock 一直在追赶晶振 Clock。

2.7 Charge Pump

电容充电抬高电势，然后断开前面的开关，闭合后面的开关，将电压传过去，此时后面电容对应的节点是低电平。

$$\begin{array}{rl}& \mathrm{对}\mathrm{状}\mathrm{态}1：\mathrm{左}\mathrm{边}u=V_m\cdot C\mathrm{右}\mathrm{边}{u}^{\prime }=V_n\cdot C\\ & \mathrm{对}\mathrm{状}\mathrm{态}2：u=(V_{n+1}-V_{\text{CLK}})\cdot C+V_{n+1}\cdot C\\ \mathrm{因}\mathrm{此}，& V_m+V_n=V_{n+1}-V_{\text{CLK}}+V_{n+1}& \\ & 2V_{n+1}=V_m+V_n+V_{\text{CLK}}& \\ \mathrm{当}n\to \mathrm{\infty }\mathrm{时}，& V_n=V_m+V_{\text{CLK}}\end{array}$$

但在实际电路中没有理想开关，所以只有如下电路：

$$\begin{array}{rl}& \mathrm{对}\mathrm{状}\mathrm{态}1：\mathrm{左}\mathrm{边}u=V_m\cdot C\mathrm{右}\mathrm{边}{u}^{\prime }=V_n\cdot C\\ & \mathrm{对}\mathrm{状}\mathrm{态}2：u=(V_{n+1}+V_t-V_{\text{CLK}})\cdot C+V_{n+1}\cdot C\\ \mathrm{因}\mathrm{此}，& V_m+V_n=V_{n+1}+V_t-V_{\text{CLK}}+V_{n+1}& \\ & 2V_{n+1}=V_m+V_n+V_{\text{CLK}}-V_t\\ \mathrm{当}n\to \mathrm{\infty }\mathrm{时}，& V_n=V_m+V_{\text{CLK}}-V_t\end{array}$$

Charge Pump 中的所有管子必中 Body Effect, 所以：

$$\mathrm{当}n\to \mathrm{\infty }\mathrm{时}，V_n=V_m+V_{\text{CLK}}-V_t-V_{\text{body\_effect}}$$

DANGER

因此，Charge Pump 用 HVZ 管，后面就换了（需理解）。

2.6.1 Charge Pump and Clock

Control A	Signal In B	Signal Out C
0	0	1
0	1	1
1	0	1
1	1	0

即 $C=\bar{B}=\overline{\text{CLK}}$，负载多了就打开 Clock，负载少了就关掉。

管子的最高工作电压 ~30V，实际只能传 25.5V，这决定了 NAND Program 电压的极限。

2.7 Math

卷积，拉式变换，冲激函数，零点极点图。
在冲激函数下，输出时系统的响应。
对零点极点问题，即是让系统快速收敛。
相位裕度，让系统不震荡的情况下，有多少 margin，业标：$>{45}^{\circ }$。

2.8 Other

2.8.1 模拟信号转数字信号

2.8.2 串口转并口

NAND 内部很慢，但一口气并行就能匹配 CPU 的高频率。

DANGER

不太理解这个电路。

3 Logic Circuit

数字电路的核心是同步。

3.1 触发器

3.1.1 S-R 锁存器

$R$	$S$	$Q_n$	${\bar{Q}}_n$
0	0	$\times$	$\times$
0	1	1	0
1	0	0	1
1	1	$Q_{n-1}$	${\bar{Q}}_{n-1}$

TIP

注意：SR Latch 用两个 NAND 或者两个 NOR 都行，只是 truth table 不一样。

TIP

JK 触发器解决了 R，S 不能都是 0 的问题。

3.1.2 电平 D 触发器

有两种画法：

$I$	$C(Clock)$	$R$	$S$	$Q_n$	${\bar{Q}}_n$
		0	0	$\times$	$\times$
1	1	0	1	1	0
0	1	1	0	0	1
1/0	0	1	1	$Q_{n-1}$	${\bar{Q}}_{n-1}$

3.1.3 边缘 D 触发器

由于难以保证 N 管和 P 管的下拉、上拉能力一致，所以 D 触发器也不是完美的，但是周期间隔是绝对的，所以有了使用上升沿、下降沿的触发器。

TIP

传输门能实现类似的功能，但是传输门能输出高阻态。

TIP

三态输出

3.2 Setup time 和 Hold time

整个电路运行所需的时间大致如图：

对于两个 CLK:

$$\begin{array}{rl}& t_{\text{DFF}}+t_{\text{CL}}>t_{\text{hold}}+t_{\text{clk\_delay}}\\ \mathrm{①}& t_{\text{hold}}<t_{\text{DFF}}+t_{\text{CL}}-t_{\text{clk\_delay}}\\ & t_{\text{DFF}}+t_{\text{CLK}}>T_{\text{CLK}}+t_{\text{clk\_delay}}-t_{setup}\\ \mathrm{②}& t_{\text{setup}}<t_{\text{clk}}+t_{\text{clk\_delay}}-t_{\text{DFF}}-T_{\text{CLK}}\\ & t_{\text{setup}}+t_{\text{hold}}<t_{\text{clk}}={\displaystyle \frac{1}{f}}\end{array}$$

因此 $t_{\text{setup}}$ 和 $t_{\text{hold}}$ 由频率掌控。

因为高频电路不好做，所以实际上都会想办法让 $t_{\text{clk\_delay}}$ 一样，由 H 型布线来实现（分形走线）。

1. $t_{\text{hold}}$ 出问题：
改不了 $t_{\text{CLK}}$ 和 $t_{\text{DFF}}$，只能改版。

$$\begin{array}{r}\mathrm{前}\mathrm{仿}（\mathrm{静}\mathrm{态}）\stackrel{\mathrm{走}\mathrm{线}，\text{RC Delay}}{=}\mathrm{后}\mathrm{仿}（\mathrm{高}\mathrm{频}\mathrm{重}\mathrm{要}）\end{array}$$

2. $t_{\text{setup}}$ 出问题：
可以降频（$T_{\text{CLK}}$）。

TIP

65 nm 及以下，尤其是 40 nm 以下，很难抓点，全是 $I_{\text{off}}$ 的噪音。

TIP

DFT, 片选选择器，用于决定使用内部信号还是外部测试信号，但是牺牲面积和频率。（据传 Intel 没有 DFT）

Test	Ratio	Comment
AC Train		$t_{\text{hold}}$ 有没有问题
DC Scan (Stuck)	~90%	对 timing 要求不高
AC Scan	10%	高频 critical

经验上，要测需要以小时计，由 pattern 影响：

1s --> 50%
10s --> 90%
1 hour --> 99%

3.3 功耗

功耗分为静态功耗和动态功耗。静态功耗与 Device Speed 正相关（每个节点都为定制，即由 $I_{\text{Off}}$决定），动态功耗理论上与 $I_{\text{Off}}$ 无关，正比于频率（CLK），但是实测却相关，这是因为热直激。

3.3.1 静态功耗计算

链接

由于温度对 $V_t$ 的影响，所以温度对静态功耗的影响是指数型曲线。

3.3.2 动态功耗计算

在 2T 周期内，由电荷 $Q=CV$ ，从$V_{\text{dd}}\to V_0$，做功 $W=VQ=C{V}^2$，功率为 ${\displaystyle \frac{W}{2T}}={\displaystyle \frac{C{V}^2}{2T}}$，即 $P\propto {\displaystyle \frac{C{V}^2}{T}}=fC{V}^2$，所以动态功耗和器件速度无关。

但动态功耗发热使静态功耗升高，测得的功耗为动态功耗 + 静态功耗。Sort 测不了动态功耗，因为测不了热直激。

对功耗和散热的分析：

为了有交点：

1. 降低动态功耗
2. 降 $I_{\text{Off}}$
3. 换散热板

1. Voltage Binning
但是有的芯片没法降频（没有市场），只能降电压，也就是 Voltage Binning。Qualcom 和联发科采用这种方法，市场不接受所谓低频版，所以全部调电压，营销上先卖低频版，再卖高频版。

另外 Qualcom 的芯片主要用于手机，不能太高温，产品可靠性要求也不高，所以也有需要降频降压机制来控制温度。

2. Frequency Binning
英特尔的 i3, i5, i7 即是采用 Frequency Bining，解决了良率问题，可以任意屏蔽核心，节省了研发和测试成本。

另外不做 Voltage Bining 也和升压带来的可靠性问题有关，SS corner 寿命差。

用户很难接受所谓的低频版，所以全部调电压，策略上先卖低频再卖高频.

4 Reliability

4.1.1 Sample Size Calculation

$(99\mathrm{\%}{)}^n<1-\text{CL}$

4.1.2 Qual

$$\begin{array}{rl}& \text{Process Qual}\{\begin{array}{l}\text{Device}\{\begin{array}{l}\boxed{\text{HCI}}\to \mathrm{方}\mathrm{框}\text{ item }\mathrm{均}\mathrm{以}\text{ shift 10\% }\mathrm{记}\mathrm{为}\text{ fail }\\ \text{TDDB}\\ \boxed{\text{NBTI}}\end{array}\\ \text{Metal}\{\begin{array}{l}\boxed{\text{SM}}\\ \boxed{\text{EM}}\end{array}\end{array}\\ & \text{Product Qual}\{\begin{array}{l}\text{Logic: HTOL, 1000h, 120}\mathrm{°}\text{C SRAM, DRAM}\\ \text{Memory}\{\begin{array}{l}\text{Cycling}\\ \text{Retention}\end{array}\end{array}\\ & \text{Package Qual}\{\begin{array}{l}\text{TCT(TMCL): 1000次，偶尔}\\ \text{HAST: 192h, 很容易挂}\\ \text{HST: 1000h, 150}\mathrm{°}\text{C, 很难挂}\end{array}\end{array}$$